文章导读
当你还在抱怨手机芯片性能提升越来越慢时，碳纳米管已经悄悄造出了三层堆叠的电路。传统CFET最头疼的驱动不均衡和上层工艺损伤底层器件的问题，被一个看似简单的无掺杂CMOS设计同时解决——结果是电压增益高达164，打破低维半导体CFET反相器纪录。但真正让人后背发凉的，是它竟然直接把光电二极管和逻辑电路堆在一起，在1900nm波长下只耗45μW就能完成感知与计算。如果你以为碳纳米管还停留在实验室幻想，这个实打实造出来的传感-计算一体化原型可能让你失眠。
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互补场效应晶体管（Complementary Field-Effect Transistors, CFET）技术通过将N-FET与P-FET垂直堆叠，被视为继FinFET/GAA纳米片之后，进一步提升逻辑密度、缩短互连长度并缩减单元面积的关键架构。国际半导体器件与系统路线图（International Roadmap for Devices and Systems, IRDS）已将CFET列为亚2nm技术节点的重要器件形态，并预测其将在2032年前后进入实际应用阶段。在近期的IEDM、VLSI等国际会议上，台积电、imec和三星等企业与研究机构相继展示了面向CFET的硅纳米片垂直堆叠、顺序集成、介电隔离、接触工程及工艺热预算控制等关键技术进展，表明CFET已从概念验证阶段迈入面向制造集成的系统攻关阶段。二维半导体与碳纳米管被公认为后硅时代重要的晶体管沟道候选材料。目前，基于二维半导体以及二维材料/硅混合集成的CFET器件与电路已有报道，显示出原子级薄沟道材料在垂直互补器件中的巨大潜力。然而，兼具高迁移率、低温后端工艺兼容性以及三维集成优势的碳纳米管材料，至今尚未实现真正意义上的CFET器件与电路。
近日，电子学院梁学磊教授团队成功研制出基于全碳纳米管的CFET架构数字逻辑电路。针对碳纳米管P/N器件驱动能力不均衡以及上层工艺导致底层器件性能退化等挑战，团队采用无掺杂CMOS策略，通过优化器件结构设计，使顶层N-FET与底层P-FET不仅保持完全相同的占位面积，而且实现了性能的高度平衡与完美匹配。
图1. 碳纳米管CFET器件结构及顶层N-FET与底层P-FET性能的高度平衡与完美匹配
由此制备的CFET反相器在0.2—1V的宽电压范围内均表现出极佳的轨到轨传输特性和低功耗优势。在1V工作电压下，电压增益最高可达164，为当前低维半导体CFET反相器中的最高值。得益于优异的器件稳定性和极高的噪声容限（61%—80%Vdd），团队成功构建了或非门、或门、与非门、与门、4管静态随机存取存储器（4T-SRAM）单元，以及首个基于全碳纳米管CFET架构的五级环形振荡器。
图2. 碳纳米管CFET反相器的性能及其与已有报道结果的对比
利用CFET架构所固有的双层碳管结构，团队还研制出三维堆叠光电二极管，不仅提升了光利用率，还实现了两层级联结构开路光电压约为单层结构的两倍，验证了三维架构下的可叠加增益。另外，将三维光电二极管的输出直接耦合至CFET反相器的输入端，团队构建了首个三维集成的碳纳米管传感-计算一体化电路原型，在1200—1900nm宽谱范围内实现了光功率与光谱信息的感知与逻辑处理，在1900nm处的最小转换功率低至45μW。
图3. 单片集成的3D传感-计算电路及其对光功率和光谱信息的感知与逻辑处理
这一成果不仅填补了碳纳米管CFET架构研究的空白，也为面向未来人工智能与边缘计算的高密度近感/感内计算架构提供了全新的技术方案。相关研究以“Monolithic Integration of Carbon Nanotube-Based Complementary Field-Effect Transistors with 3D-Stacked Photodiodes for Unified Sensing and Computing”为题，于2026年6月17日在线发表于《美国化学会·纳米》（ACS Nano）。北京大学电子学院博士研究生罗潇、章皓昱为论文共同第一作者，梁学磊为通讯作者。该项研究得到了国家自然科学基金、国家重点研发计划以及中国博士后科学基金等项目的资助与支持。
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